EDA/PLD中的一种基于FPGA的准单输入调变序列生成器设计

1.引言 随着集成电路复杂度越来越高,测试开销在电路和系统总开销中所占的比例不断上升,测试方法的研究显得非常突出。目前在测试源的划分上可以采用内建自测试或片外测试。内建自测试把测试源和被测电路都集成在芯片的内部,对于目前SOC级的芯片测试如果采用内建自测试则付出的硬件面积开销则是很大的,同时也增加了芯片设计的难度:因此片外测试便成为目前被普遍看好的方法。由于FPGA具有可重构的灵活性,利用FPGA来作为测试源实现片外测试就是一种非常有效的手段。 由于伪随机模式测试只需要有限个数的输入向量便可达到很高的故障覆盖率因而在作为测试源设计中得到了广泛应用,采用CPLD来实现伪随机测试序列生