EDA/PLD中的一种基于FPGA实现的高速缓存设计

摘 要:为了解决嵌入式实时数据采集系统中,高速采集数据量大,而处理器的处理速度有限的矛盾,保证数据不丢失并提高处理器的数据吞吐率,文中提出一种基于FPGA(现场可编程门阵列) 实现的最优FIFO(先入先出存储器) 结构设计,它可以成倍提高数据流通速率,增加嵌入式系统的实时性。 关键词:高速数据采集系统;数字信号处理器;异步先入先出存储器;现场可编程门阵列 引 言 随着雷达、通信和图像处理中数字处理技术的飞速发展,现代化生产和科学研究对数据采集系统的要求更加严格。在嵌入式条件下,要求数据获取的速度越来越快,精度越来越高,以致数据量及处理速度要求大增,高速ADC的出现和DS