EDA/PLD中的实际应用的DDR时序

接下来我们会一步步地生成输入偏移约束,以便读者容易理解。图1描述了上升数据的时序,假定周期参数为5ns,占空比50%,所以半周期就是2.5ns。可以看到数据有效窗口只有2ns,因为相邻数据有250ps的边界。请留意时钟上升沿和数据有效开始时间的关系。 图1 实际应用的DDR时序示意 可以看到图1中数据在灰色的时钟捕捉沿以后2.5ns才开始有效,所以约束设置是-0.25ns,负值仅仅代表是在时钟沿之后。 接下来是定义数据在上升沿采样时的有效窗口宽度,如图2所示宽度为2ns。 图2 定义有效的数据采样窗口示意 因此对这组寄存器的约束如例子所示。 UCF示例如