EDA/PLD中的FPGA与DDR3 SDRAM的接口设计

DDR3 SDRAM内存的总线速率达到600 Mbps to 1.6 Gbps (300 to 800 MHz),1.5V的低功耗工作电压,采用90nm制程达到2Gbits的高密度。这个架构毫无疑问更快、更大,每比特的功耗也更低,但是如何实现FPGA和DDR3 SDRAM DIMM条的接口设计呢? 关键字:均衡(leveling) 如果FPGA I/O结构中没有包含均衡功能,那么它与DDR3的连接将会很复杂,需要有很多外围器件包括延迟线及相关控制。均衡的定义和重要性 为了提高高速电路的信号完整性,JEDEC通过时钟和命令/地址线定义了fly-by端接方案,它通过在时钟和数据间人为的加