EDA/PLD中的基于VerilogHDL的背景噪声扣除电路设计

摘要:本文介绍了一种基于硬件描述语言VerilogHDL的背景噪声扣除电路设计,该设计与以往使用加减计数芯片组成的电路相比,具有与MCU接口简单,软件操作方便等优点。 1 引言 在微弱信号检测方法中,常需要使直流量经光电调制后转变为交流信号进行测量,以扣除背景噪声来提高系统信噪比。星载紫外遥感仪器同样采用了压频转换和调制解调实时扣除背景噪声、零点飘移的方案,但其原有实现背景噪声扣除功能的单元在与MCU接口及软件控制上稍显繁琐,而且布线面积较大。如能将背景噪声扣除功能设计成为具有通用接口和易操作的专用集成电路,对该仪器的升级换代有积极的意义。 硬件描述语言VerilogHDL