电源技术中的评估低抖动PLL时钟发生器的电源噪声抑制性能

摘要:本文介绍了电源噪声对基于PLL的时钟发生器的干扰,并讨论了几种用于*估确定性抖动(DJ)的技术方案。推导出的关系式提供了利用频域杂散分量*估时钟抖动性能的方法。利用实验室测量结果对不同的测量技术进行比较,并阐述了如何可靠地*估参考时钟发生器的电源噪声抑制(PSNR)性能。 基于PLL的时钟发生器被广泛用于网络设备,用来产生高精度、低抖动参考时钟或保持网络同步工作。大多数时钟振荡器给出了在理想的、没有噪声的电源供电时所表现的抖动或相位噪声指标。而实际系统环境中,开关电源或嘈杂的数字ASIC会对电源产生干扰。为了达到系统设计的最佳性能,了解这类干扰的影响至关重要。 首先,我们需要