基于FPGA的SCL译码算法优化与设计

由于极化码被指出在二进制离散无记忆信道中具有实现其极限容量的理论性能,近年来极化码在通信领域的贡献日渐凸显。极化码的译码系统可采用软件或者硬件方式实现,其中使用软件方式时译码效率受限于CPU的串行处理模式,因此在具有并行工作模式的FPGA上进行极化码的译码实现对于通信系统来说具有非常大的意义。首先介绍了极化码的SCL译码算法;然后针对该算法进行优化从而提高译码效率,以及针对该算法在FPGA上的实现进行了定点量化的改进;最后对译码器进行硬件仿真,以及在FPGA上进行了实现与性能分析。实验结果表明该译码器在码长为512时译码最高频率为143.988 MHz,吞吐率为28.79 Mb/s。