基于FPGA的DDS+DPLL跳频信号源设计

针对跳频通信系统有固有噪声的特点,结合DDS+DPLL高分辨率、高频率捷变速度的优点,并采用Altera公司的Quartus-II_10.1软件进行设计综合,提出了一种新型的跳频信号源。结果表明,该设计中DPLL时钟可达到120 MHz,性能较高,而仅使用了30个LUT和18个触发器,占用资源很少。