基于VHDL语言的卷积码和Viterbi译码的实现

Name: 基于VHDL语言的卷积码和Viterbi译码的实现
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Author: azael_hc

上传者：azael_hc 2020-10-27 12:29:05上传 PDF文件 244KB 热度 63次

介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构,并通过ModelSim平台验证了该设计的正确性。

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基于VHDL语言的卷积码和Viterbi译码的实现

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