FPGA例化的内部RAM读取延迟差异
之前一直将这种RAM和FIFO的操作等同了,其实二者的数据读取还是有区别的,FIFO在读请求有效的下一个时钟即有数据输出;而单口RAM是在地址有效的下下个时钟周期才能得到读取的数据。
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