用Verilog HDL编写的FIFO源代码
//Input ports All ports with a suffix "N" are low-asserted. //Clk¡a Clock signal //RstN¡a Reset signal //Data_In¡a 32-bit data into the FIFO //FInN¡a Write into FIFO signal //FClrN¡a Clear signal to FIFO //FOutN¡a Read from FIFO signal ///******************************************************
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用户评论
觉得还可以，适合新手看。
非常好的代码写得注释都很详细。
不错的代码，要求输入输出位宽相等，模块的端口说明以及语句注释都很详细，值得学习。 .
很不错的代码，虽然只有一个V文件，但模块的端口说明以及语句注释都很详细，将该模块添加进自己的工程编译、仿真均通过，值得学习和收藏。