用VerilogHDL设计3 DES IP核 上传者：yl22218 2020-08-21 08:40:33上传 RAR文件 22.87KB 热度 32次 为了有效的改进3-DES算法的执行速度,采用了多级流水线技术,设计了一种高速的硬件结构,使得原来需要48个时钟周期才能完成的运算,现在只需要一个时钟周期就可以完成。另外通过增加输入/输出的控制信号。使得该IP可以方便的集成到SOC中,大大缩短了SOC的设计周期。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
