用VerilogHDL设计3 DES IP核 上传者：yl22218 2020-08-21 08:40:33上传 RAR文件 22.87KB 热度 13次 为了有效的改进3-DES算法的执行速度,采用了多级流水线技术,设计了一种高速的硬件结构,使得原来需要48个时钟周期才能完成的运算,现在只需要一个时钟周期就可以完成。另外通过增加输入/输出的控制信号。使得该IP可以方便的集成到SOC中,大大缩短了SOC的设计周期。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论 yl22218 资源：2 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
