ALU设计用VerilogHDL

用VerilogHDL设计一个模块，该模块实现了一个4bit的ALU，可以对两个4bit二进制操作数进行算术运算和逻辑运算　　算术运算包括加法与减法　　逻辑运算包括与运算、或运算　　设计一个模块，利用VerilogHDL模块元件实例化的能力来调用4bitALU的模块，从而将两个4bitALU扩展为一个8bitALU（详见原理框图）　　用提供的4bitALU测试模块对所实现的4bitALU进行仿真测试　　用提供的8bitALU测试模块对所实现的8bitALU进行仿真测试对8bitALU测试模块进行完善，对边界情况进行仿真测试（进位，溢出，结果为负数等）