基于FPGA的TDICCD8091 驱动时序电路设计.pdf

TDICCD是一种时间延迟积分图像传感器件，精准可靠的时序逻辑信号是TDICCD工作的最基本条件，是保障整个系统有效工作的关键，阐述TDICCD8091积分级数的选择由输入端口ⅴSW128-D(U)、ⅤSW64-D(U、VSW32-D(U)、ⅴSW16-D(U)、ⅤSw8-D(U、ⅤsW4-D(U配合模拟廾关控制实现。具体接法:例如当选择向上32级积分时,VSW4-U、ⅤSW8-U、VSW16-U接信号V3,VSW32-U接-3V电压,ⅴSW64U、VsW128-U接+15V电压,同时33~128级的行转移端口接+15V电压,水平移位读出端口接+3Ⅴ电压,1~32级的行转移端丨接信号V1、V2、V3,水平移位读出端接H1、H2、H3、H4TDICCD8091正常工作所需要的时序信号如图3所示。其中,V1、V2、V3为12kH占空比为50%的三相时钟信号,时钟高电平+15V、低电平0V控制光积分区域和21行独立区域后18行信号电荷的垂直移位ⅤHS1、VHS2、ⅤHS3为12kHz占空比小于5%的移位时钟信号,时钟高电平+15V、低电半0V控制前3行独立区域信号电荷的垂直移位;H1、H、H3、H4为20MHz占空比50%的四相时钟信号,时钟高电平0V、低电平-5V,控制每个端口1536个像元电荷的水平移位读出,同时,信号还控制像元电荷由垂直转移向水平转移的过度,此时高电平为5V;FOG为读出时钟信号,时钟高电平+1V、低电平5V:RG是复位脉冲信号,时钟高电平+15V、低电平+4v作用为在每个像元电荷读出前,清除前一个像元残余电荷,信号频率20MH这些时钟的高低电屮电压值在使件电路通过芯片EL7212驱动实现人人(≤12kH)≥83s123sss111HHHHI Trilevel highHI画H2H3画L面H4FOG(小pOG删啤RG(R非VOUT E图3 TDICCD8091工作时序电子工程网3时序逻辑设计及仿真结果31时序程序设计整个时序程序信号总流程图如图4所示。程序总共由7个模块组成:输入冋步时钟模块产生频率20MHz的主时钟 CLKCLK通过分频模块产生频率36kHz的CLK1和频率5MHz的CLK2;信号控制模块在主时钟CLK的同步作用下分别产生控制信号VClr、 VSHCIr和HClr;输入处理模块对输入主时钟CLK做去抖动处理后输岀吋钟信号CLKo;ⅴ信号产生模块输岀光积分区域行转移所需的12kHz占空比为50%的三相时钟信号V1、V2、V3;VHS信号产生模块输出12kHz占空比小于5%的移位时钟信号VHSI、ⅤHS2、ⅤHS3:H信号产生模块输出水平移位读出区域所需的20MHz占空比50%的四相时钟信号H1、H2、H3、H4,以及FOG读出时钟信号和RG复位脉冲信号。输入同步时钟模块CLK分频模块信号控制模块输入处理模块CLK IYCISHELCLK2HCIrCLUV信号产生模块VHS信号产生模块H信号产生模块图4程序信号总流程图电子工程网3,2时序仿真结果时序设计采用Alea公司的 QuartusⅡ作为开发平台,EP3C25Q240为硬件平台。总的时序仿真结果如图5所示,结果表明所有仿真信号满是22节中的信号要求图6为FGA上测得l、V2的相位关系,图7为FPGA上测得HⅠ、H2相位关系,结果表明相位关系正确,能够保证每个时刻至少有一个高电平和一个低电平,保证像元电荷的正常读出。F顶.4Ⅺ段据RW21.1n1.1.帮11m4.618图5时序仿真结果OFWmtewec电子工程网图6V1、V2的相位关系OWED电子工程网1I I图7H1、H2相位关系OFwoitsi电子工程网4结语时序在硬件电路中成功驱动了 TDICCD8091工作,验证了软硬件的正确性和准确性。程序设计利用同步时钟控制全局电路的思想,避免竞争与冒险,提髙了程序的可靠性;采用模坎化设计思想提高程序的可重用性、可测试性、可读性及可维护性;状态机的设计方法提髙了程序运行的稳定性。