简单组合时序电路设计

要求: 完成占空比(高电平占一个时钟周期的比例)为0.25的8分频电路模块的Verilog设计,并且设计一个仿真测试用的Verilog程序,从时序上验证分频电路模块的正确性。 整数分频器的设计原理 1.1 偶数倍分频 偶数分频器的实现非常简单,通过计数器计数就完全可以实现。如进行N倍偶数分频,就可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,以使下一个时钟从零开始计数。以此循环,就可以实现任意的偶数分频。 1.2 奇数倍分频 奇数倍分频有两种实现方法,其中之一完全可以通过计数器来实现,如进行三分频,就