Verilog HDL 七段数码管倒计时效果 上传者：sky_843 2018-12-29 06:41:16上传 DOC文件 179KB 热度 126次 这是大学期间我上VerilogHDL的七段数码管倒计时效果实验报告，报告中除了包括正确测试后的程序代码，我还加入了非常详细的注释。为了让读者更好理解程序代码和编写代码的思路，我还特意精心绘制了交通灯程序模块间的结构图。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2018-12-29 06:41:17 挺好的，对于初学者很友好 码姐姐匿名网友 2018-12-29 06:41:17 与交通灯完全无关，就是倒计时的一个很小的设计，竟然还是文本 码姐姐匿名网友 2018-12-29 06:41:17 这个很有帮助 码姐姐匿名网友 2018-12-29 06:41:17 别的网站上看到过没多大用 码姐姐匿名网友 2018-12-29 06:41:17 这是别的网站copy的，不好没用多大参考价值 码姐姐匿名网友 2018-12-29 06:41:17 感觉实现的不太好 发表评论
挺好的，对于初学者很友好
与交通灯完全无关，就是倒计时的一个很小的设计，竟然还是文本
这个很有帮助
别的网站上看到过没多大用
这是别的网站copy的，不好没用多大参考价值
感觉实现的不太好