Verilog HDL 串入并出转换器

Name: Verilog HDL 串入并出转换器
Rating: 4.5 (52 reviews)
Author: wysheng42

上传者：wysheng42 2018-12-29 05:26:08上传 PDF文件 332.39KB 热度 52次

一个串入并出转换器。输入是8bit数据，输出是32bit数据。给出AMSD图和HDL设计描述。并给出测试脚本和仿真结果。

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Verilog HDL串入并出转换器

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