verilog HDL设计进阶练习

练习一．简单的组合逻辑设计 目的:掌握基本组合逻辑电路的实现方法。 练习二.简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。 练习三.利用条件语句实现较复杂的时序逻辑电路 目的：掌握条件语句在VerilogHDL中的使用。 练习四.设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别 目的：1.明确掌握阻塞赋值与非阻塞赋值的概念和区别； 练习五.用always块实现较复杂的组合逻辑电路 目的:1.掌握用always实现组合逻辑电路的方法; 练习六.在VerilogHDL中使用函数 目的：掌握函数在模块设计中的使用。 练习七.在VerilogHDL中使用任务（