VHDL 38译码器 源码 上传者：xxiiaaff 2020-05-15 07:26:06上传 VHD文件 746B 热度 44次 VHDL实现38译码器功能。 ENTITYYIMA38IS PORT(INPUT:INSTD_LOGIC_VECTOR(2DOWNTO0); OUTPUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0)); ENDENTITYYIMA38; 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
