VHDL 8位乘法器设计
完整的实验报告 由8位加法器构成的以时序逻辑方式设计的8位乘法器。其乘法原理是：乘法通过逐项位移相加原理来实现，以被乘数的最低位开始，若为1，则乘数左移后与上一次和相加，若为0，左移后以全零相加，直至被乘数的最高位。
下载地址
用户评论
还可以 ，勉强可用
这个貌似程序缺少 了四位加法器的部分，不过还是很实用的
还可以，挺详细的
对初学者很实用~~
内容挺详细，能够参考
内容比较详细，适合初学者学习，感谢
很不错，很好用