基于verilog实现pc与fpga的uart通信.zip

设计一个能进行异步全双工串行通信的模块，该模块以固定的串行数据传送格式收发数据。 基本设计要求： （1）每帧数据供10位，其中1位启动位，8位数据位，1位停止位 （2）波特率为：9600或115200 （3）收/发时钟频率与波特率之比为16 （4）实现与PC机的通信，PC机端采用串口调试助手 提高设计要求： （1）模块发送的数据由PC端的串口调试助手接收，要求能发送数字和中文（一首古诗，在FPGA内采 用ROM的方式存储中文内码），并能进行切换； （2）模块接收PC端串口调试助手发送的16进制数据，可按10进制方式显