定点补码一位除法器的设计 上传者：柏大乖要乖呀 2018-12-28 00:02:40上传 DOC文件 387KB 热度 58次 定点补码一位乘法器的整体设计包含乘数模块，部分积模块，数据选择器模块和求补模块，数据选择器模块和求补模块，乘数模块，部分积模块作为底层设计，前者采用Verilog语言设计输入方式，后三者及顶层的乘法器采用原理图设计输入方式。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
