基于FPGA的位同步信号提取

Name: 基于FPGA的位同步信号提取
Rating: 4.5 (100 reviews)
Author: weixin_23367

上传者：weixin_23367 2019-09-14 06:09:52上传 RAR文件 195.12KB 热度 100次

基于FPGA的位同步信号提取,总结过的，大家共享

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: 码姐姐匿名网友 2019-09-14 06:09:52

论文啊，基于 FPGA 的位同步信号提取，毕成军 ,陈利学 ,孙茂一，大家上知网搜搜就有了，不要浪费积分了

: 码姐姐匿名网友 2019-09-14 06:09:52

不错，资料很给力，对比赛很有用

基于FPGA的位同步信号提取

基于FPGA的位同步信号提取,总结过的，大家共享

大小：0B | 2019-09-14 06:09:52
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基于FPGA的新型位同步时钟提取方案

大小：0B | 2019-01-06 03:23:01
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位同步信号提取的流程为:过零检测；微分；整流；带通滤波；整形，过零检测基于以上步骤利用MATLAB...

大小：0B | 2018-12-28 19:14:28
基于FPGA的新型位同步时钟提取方案的设计

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大小：167KB | 2020-12-20 20:27:32
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大小：0B | 2018-12-08 11:19:17
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大小：0B | 2020-10-28 04:01:20
EDA PLD中的基于FPGA的提取位同步时钟DPLL设计

在数字通信系统中,同步技术是非常重要的,而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信...

大小：382KB | 2020-11-10 14:48:34
基于FPGA快速位同步的实现

用FPGA实现的改进型位同步解决方案，同步时间快，内含核心部分verilog代码，很有参考意义。

大小：0B | 2019-07-06 10:45:46
基于FPGA快速位同步的实现讲解

该文档为基于FPGA快速位同步的实现讲解文档，是一份很不错的参考资料，具有较高参考价值，感兴趣的可以...

大小：2.06MB | 2024-09-25 12:26:25
基于fpga的ppm位同步verilog代码

基于fpga的ppm位同步verilog代码采用锁相环同步分为4部分，清晰明了，高频时钟为8倍频

大小：0B | 2019-05-13 07:54:45
一种基于FPGA的锁相环位同步提取电路设计

在数字通信中,除了获取相干载波的载波同步外,位同步的提取是更为重要的一个环节。一般的位同步电路大多采...

大小：103KB | 2020-10-28 04:01:20
基于FPGA的数字通信位同步设计

大小：0B | 2019-01-06 03:22:59
EDA PLD中的基于FPGA的锁相环位同步提取电路设计

基于FPGA的锁相环位同步提取电路设计浙江工业大学之江学院周云水概述同步是通信系统中一个重要...

大小：60KB | 2020-12-13 00:05:05
基于FPGA的LTE同步信号序列产生的实现

大小：0B | 2019-02-20 19:10:40
FPGA实现的位同步电路

大小：0B | 2019-01-02 10:25:23