Verilog中latch锁存器的产生.docx 上传者：沉沉scc 2019-08-01 10:28:57上传 DOCX文件 40.71KB 热度 59次 在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
