verilog格式中断控制器 上传者：wsd19909 2019-07-15 12:29:20上传 RAR文件 1.67KB 热度 94次 自己写的中断控制器，verilog格式的，支持输入为高低脉冲及高低电平，中断输出为高脉冲。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-07-15 12:29:20 有参考价值，谢谢分享 码姐姐匿名网友 2019-07-15 12:29:20 是不是少一个测试文件啊 码姐姐匿名网友 2019-07-15 12:29:20 要有设计文档就更好了。 码姐姐匿名网友 2019-07-15 12:29:20 缺少文件，差评 码姐姐匿名网友 2019-07-15 12:29:20 一直对中断控制器的设计很疑惑，这个资源不错。 码姐姐匿名网友 2019-07-15 12:29:20 没有通用性 码姐姐匿名网友 2019-07-15 12:29:20 通用性不高，不懂是什么架构的 码姐姐匿名网友 2019-07-15 12:29:20 将就，参考性不大。 码姐姐匿名网友 2019-07-15 12:29:20 不是怎么好用 码姐姐匿名网友 2019-07-15 12:29:20 一般般 没有通用性 发表评论
有参考价值，谢谢分享
是不是少一个测试文件啊
要有设计文档就更好了。
缺少文件，差评
一直对中断控制器的设计很疑惑，这个资源不错。
没有通用性
通用性不高，不懂是什么架构的
将就，参考性不大。
不是怎么好用
一般般 没有通用性