中断控制器Verilog源代码 上传者：dailrui85343 2019-05-15 08:25:15上传 ZIP文件 8.81KB 热度 56次 Intc的verilog源代码，用于接收中断源的中断信号，并判断优先级，依次发给CPU，CPU通过查状态寄存器IFSR确定需要服务的中断源，从而按优先级执行中断服务程序。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-05-15 08:25:15 是真的，主要是看它是verilog写的，在百度文库里有差不多对应的ppt文档 发表评论 dailrui85343 资源：2 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
是真的，主要是看它是verilog写的，在百度文库里有差不多对应的ppt文档