用vhdl语言频率计设计

Name: 用vhdl语言频率计设计
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Author: zhangkaijie32251

上传者：zhangkaijie32251 2019-07-15 12:28:34上传 RAR文件 500.88KB 热度 61次

实现32位16进制的频率计，并经译码驱动显示。

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用vhdl语言频率计设计

实现32位16进制的频率计，并经译码驱动显示。

大小：0B | 2019-07-15 12:28:34
VHDL频率计设计

很清晰的VHDL代码频率计设计风格清晰代码易读性强

大小：484KB | 2020-07-25 08:36:18
纯vhdl语言频率计

纯vhdl语言频率计可测试可变输入信号频率，没两秒测一次（好像是，记不太清啦）led显示

大小：0B | 2020-06-03 14:34:48
vhdl频率计

vhdl频率计的设计源文件

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VHDL频率计

本程序为VHDL编写的频率计，测频范围从0.1Hz到1G (VHDL procedures for ...

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用VHDL语言设计四位十进制频率计，本人用的是QUARTUS9.1版本的，如用5.1版本是打不开的

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VHDL实现的频率计，电子科技大学EDA的实验代码

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VHDL数字频率计设计

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大小：0B | 2019-06-04 11:11:24
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大小：0B | 2019-03-07 04:42:34
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用VHDL语言实现数字频率计系统,FPGA,EDA

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基于VHDL语言设计数字频率计

基于VHDL语言设计数字频率计较详细的讲述用VHDL语言设计数字频率计的过程，对初学者很有用！！！！...

大小：0B | 2019-07-09 22:20:18