VHDL 数字频率计设计 上传者：baidu_81634 2019-06-04 11:11:24上传 RAR文件 162.22KB 热度 40次 实验课需要用到且调试通过~LIBRARYIEEE;--有时钟使能的十进制计数器USEIEEE.STD_LOGIC_1164.ALL;ENTITYCNT10ISPORT(CLK:INSTD_LOGIC;--计数时钟信号CLR:INSTD_LOGIC;--清零信号ENA:INSTD_LOGIC;--计数使能信号CQ:OUTINTEGERRANGE0TO15;--4位计数结果输出CARRY_OUT:OUTSTD_LOGIC);--计数进位ENDCNT10;。。。。。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-06-04 11:11:24 做为一个作业挺适合的，对初学者有帮助 发表评论 baidu_81634 资源：1 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
做为一个作业挺适合的，对初学者有帮助