verilog-----计算器的设计

4'b0000:y=a;//传递a4'b0001:addersub(a,b,0,y);//加法4'b0010:beginaddersub(a,b,1,y);temp=y;plurel(temp,y);end//减法14'b0011:beginaddersub(b,a,1,y);temp=y;plurel(temp,y);