16位单时钟周期CPU设计 上传者：markleilei 2019-06-26 08:07:00上传 RAR文件 6.28MB 热度 77次 16-bit single clock cycle CPU design 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-06-26 08:07:00 很棒的设计 码姐姐匿名网友 2019-06-26 08:07:00 有错误，部分部件不能使用 码姐姐匿名网友 2019-06-26 08:07:00 在结构设计上给了很大的帮助，谢谢啦 码姐姐匿名网友 2019-06-26 08:07:00 可惜不是Verilog的 码姐姐匿名网友 2019-06-26 08:07:00 我们课设也是做的这个，但是这个资源里指令略少，老师给的测试程序跑不起来，用不上，但借鉴一下寄存器堆还有整体结构划分还是没问题的。 码姐姐匿名网友 2019-06-26 08:07:00 虽然我们做的是32位的，但还是有帮助到的 码姐姐匿名网友 2019-06-26 08:07:00 我们画的是32位的，不过这个也算帮忙了 码姐姐匿名网友 2019-06-26 08:07:00 我用的是verilog，不过还是很感谢哈。有借鉴作用 码姐姐匿名网友 2019-06-26 08:07:00 体系结构作业要做一个，借鉴了一下，很不错。 码姐姐匿名网友 2019-06-26 08:07:00 我们大二的课程设计。。。资源还是很不错的，可惜是16位的，如果有32位的就好了 发表评论 markleilei 资源：4 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
很棒的设计
有错误，部分部件不能使用
在结构设计上给了很大的帮助，谢谢啦
可惜不是Verilog的
我们课设也是做的这个，但是这个资源里指令略少，老师给的测试程序跑不起来，用不上，但借鉴一下寄存器堆还有整体结构划分还是没问题的。
虽然我们做的是32位的，但还是有帮助到的
我们画的是32位的，不过这个也算帮忙了
我用的是verilog，不过还是很感谢哈。有借鉴作用
体系结构作业要做一个，借鉴了一下，很不错。
我们大二的课程设计。。。资源还是很不错的，可惜是16位的，如果有32位的就好了