16位单时钟周期CPU设计

很棒的设计

有错误，部分部件不能使用

在结构设计上给了很大的帮助，谢谢啦

可惜不是Verilog的

我们课设也是做的这个，但是这个资源里指令略少，老师给的测试程序跑不起来，用不上，但借鉴一下寄存器堆还有整体结构划分还是没问题的。

虽然我们做的是32位的，但还是有帮助到的

我们画的是32位的，不过这个也算帮忙了

我用的是verilog，不过还是很感谢哈。有借鉴作用

体系结构作业要做一个，借鉴了一下，很不错。

我们大二的课程设计。。。资源还是很不错的，可惜是16位的，如果有32位的就好了