智能抢答器的Verilog设计及Quartus_仿真 上传者：swzbo 2019-06-01 10:17:28上传 PDF文件 504.99KB 热度 34次 现行的抢答器主要有两种：基于小规模数字逻辑芯片锁存器设计[1]；另外一种基于单片机设计[2]。小规模数字逻辑电路比较复杂，单片机随着抢答组数的增加存在I／O资源不足的情况；本文提出一种新的抢答器设计方法，即利用VerilogHDL硬件描述语言来设计抢答器并在FPGA上实现[3]，设计中充分利用VerilogHDL层次化和模块化的思想[4]，使得抢答器整个设计过程简单，灵活；同时，设计中运用AlteraQuartusⅡ6.0完成综合、仿真，使设计更加可靠。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 码姐姐匿名网友 2019-06-01 10:17:28 很简洁 有参考价值 码姐姐匿名网友 2019-06-01 10:17:28 坑人的，就一份pdf，里面只有顶层和仿真波形还有一些文字，没有代码。 码姐姐匿名网友 2019-06-01 10:17:28 代码很简洁，学习了 码姐姐匿名网友 2019-06-01 10:17:28 thanks for sharing, this really helped me on my project, appreciate it. 发表评论 swzbo 资源：3 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
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