数字竞赛抢答器的设计 Verilog 上传者：xtf_to78368 2019-06-21 07:19:59上传 RAR文件 1.47MB 热度 36次 1、设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。3、设置一个主持人“复位”按钮。4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有LED指示灯和数码管显示成功抢答组并保持5秒钟，扬声器发出3秒的音响。5、设置一个计分电路，每组开始预置10分，由主持人记分，答对一次加1分，答错一次减1分.打开qdq.xise,qdq_all.v是总文件，qdqpd，js1，jf分别是抢答判断，计时3S5S，记分显示 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-06-21 07:19:59 Verilog 写的，但是缺少引脚设置 码姐姐匿名网友 2019-06-21 07:19:59 东西真的太多太杂了 看的头都晕了 但是是难得的用Verilog 写的 还是很有借鉴意义的 但是希望能加点说明就更好了 码姐姐匿名网友 2019-06-21 07:19:59 有点复杂，要有点耐心看 码姐姐匿名网友 2019-06-21 07:19:59 东西多且杂，对于一个新手来说完全不知道怎么用 码姐姐匿名网友 2019-06-21 07:19:59 我之前也做过有关于抢答器之类的项目，但是当我看过楼主这篇贴的时候，才发现自己当初的想法太过简单，而且程序的优化也远远不及楼主的水平，所以顶了一下楼主 码姐姐匿名网友 2019-06-21 07:19:59 东西多且杂，对于一个新手来说完全不知道怎么用，也找不到具体的程序。应该更加详细的说明一下，如何使用。 码姐姐匿名网友 2019-06-21 07:19:59 东西太多，有点混乱，不知道那么多文件是干啥的。如果有附加文本说明怎样建立工程、设置引脚下载到芯片上就好了。 发表评论 xtf_to78368 资源：2 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
Verilog 写的，但是缺少引脚设置
东西真的太多太杂了 看的头都晕了 但是是难得的用Verilog 写的 还是很有借鉴意义的 但是希望能加点说明就更好了
有点复杂，要有点耐心看
东西多且杂，对于一个新手来说完全不知道怎么用
我之前也做过有关于抢答器之类的项目，但是当我看过楼主这篇贴的时候，才发现自己当初的想法太过简单，而且程序的优化也远远不及楼主的水平，所以顶了一下楼主
东西多且杂，对于一个新手来说完全不知道怎么用，也找不到具体的程序。应该更加详细的说明一下，如何使用。
东西太多，有点混乱，不知道那么多文件是干啥的。如果有附加文本说明怎样建立工程、设置引脚下载到芯片上就好了。