FPGA实现的联通区识别算法Verilog源代码

给大家分享一个我写的用FPGA实现的实时连通区识别源代码。具体介绍请看下文。源代码附件里有，或者给我发邮件索取此算法的特点是：1）仅用一片低端FPGA即可实现，无需外接任何存储器。用Xilinx的LX25就能装下，大概只用了十几个块RAM，其余的逻辑也不多。2）实时性高，延时固定且很小。由于该方法进行的是并行流水线处理，即对图像扫描一遍就可完成对所有连通区域的识别，因此识别每个连通区域的延时都是固定的，并不会因为图像中连通区域多，延时就增加。该延时也很小，约扫描十几行图像的时间。其实该算法用嵌入式cpu或dsp也可以实现，也可以做到消耗内存少，延时小。3）能同时给出连通区域的各种统计信息。该方法在识别出连通区域的同时还能给出该连通区域的面积、周长、外切