VerilogHDL同步加减计数器 上传者：kming83168 2019-05-13 05:31:48上传 TXT文件 794B 热度 30次 VerilogHDL时序逻辑电路设计同步加减计数器 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-05-13 05:31:48 只是加法计数器 码姐姐匿名网友 2019-05-13 05:31:48 课程设计用的，不过要求比这个要高，所以抱歉没怎么用得上…… 码姐姐匿名网友 2019-05-13 05:31:48 就是一个最简单的8位加法计数器，哪里是加减计数器…… 发表评论 kming83168 资源：2 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
只是加法计数器
课程设计用的，不过要求比这个要高，所以抱歉没怎么用得上……
就是一个最简单的8位加法计数器，哪里是加减计数器……