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VerilogHDL同步加减计数器

上传者: 2019-05-13 05:31:48上传 TXT文件 794B 热度 51次
VerilogHDL时序逻辑电路设计同步加减计数器
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用户评论
码姐姐匿名网友 2019-05-13 05:31:48

只是加法计数器

码姐姐匿名网友 2019-05-13 05:31:48

课程设计用的,不过要求比这个要高,所以抱歉没怎么用得上……

码姐姐匿名网友 2019-05-13 05:31:48

就是一个最简单的8位加法计数器,哪里是加减计数器……