用verilog语言实现的定时器
这是基于verilog设计的定时器程序，具有在GW48实验板显示时、分、秒功能的倒计时定时器。具有设定初始值、进入倒计时状态、停止当前倒计时状态和清零的功能。本人是初学者，可能程序还有很多繁琐且需要改进的地方，欢迎提意见，相互进步。
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用户评论
挺好的 谢谢 辛苦了
非常的棒！！！