使用Verilog编写的由半加器构成的16位全加器 上传者：文某风中编程 2019-04-28 18:41:12上传 ZIP文件 1.47KB 热度 126次 综述：使用Verilog编写的由半加器构成的16位全加器。该16位的全加器采用结构化设计，由4个4位的全加器构成；4位全加器由4个1位的全加器构成；1位全加器由2个半加器和1个与门构成。上述文件包含所有的源代码。以上为个人所写，供大家学习参考使用。 下载地址 用户评论 更多下载 下载地址 立即下载 用户评论 发表评论
