booth乘法器verilogHDL代码 上传者：caoyuanen 2019-03-04 12:25:14上传 RAR文件 137.88KB 热度 41次 booth乘法器verilog HDL代码,希望和我一样的初学借鉴，更希望高手指点一下 下载地址 用户评论 更多下载 下载地址 立即下载 收藏 腾讯 微博 用户评论 码姐姐匿名网友 2019-03-04 12:25:14 代码凌乱。。。。不适合新手 感谢了 码姐姐匿名网友 2019-03-04 12:25:14 一个字乱！并且没有实质的东西，初学者可以共同交流的 码姐姐匿名网友 2019-03-04 12:25:14 注释有点乱，整体结构不太整齐，不够还是可以借鉴下 码姐姐匿名网友 2019-03-04 12:25:14 代码风格偏乱 码姐姐匿名网友 2019-03-04 12:25:14 不错，只是注释有点问题 码姐姐匿名网友 2019-03-04 12:25:14 一般 不具有很好的指导性 不是模块化设计 码姐姐匿名网友 2019-03-04 12:25:14 4位的，一般，注释都是乱马~ 码姐姐匿名网友 2019-03-04 12:25:14 一般 还行吧，对于注释 没有太多。 发表评论 caoyuanen 资源：5 粉丝：0 +关注 上传资源 免责说明 本站只是提供一个交换下载平台，下载的内容为本站的会员网络搜集上传分享交流使用,有完整的也有可能只有一分部,相关内容的使用请自行研究,主要是提供下载学习交流使用,一般不免费提供其它各种相关服务! 本站内容泄及的知识面非常广,请自行学习掌握,尽量自已动脑动手解决问题,实践是提高本领的途径,下载内容不代表本站的观点或立场!如本站不慎侵犯你的权益请联系我们,我们将马上处理撤下所有相关内容！联系邮箱：server@dude6.com
代码凌乱。。。。不适合新手 感谢了
一个字乱！并且没有实质的东西，初学者可以共同交流的
注释有点乱，整体结构不太整齐，不够还是可以借鉴下
代码风格偏乱
不错，只是注释有点问题
一般 不具有很好的指导性 不是模块化设计
4位的，一般，注释都是乱马~
一般 还行吧，对于注释 没有太多。