可编程逻辑设计优化指导原则

面积和速度的博弈，一直是做设计的老大难问题。

面积太大，芯片贵、功耗高；速度不够，性能又上不去。《可编程逻辑设计指导原则》这篇资料，就挺系统地总结了优化思路，讲得还挺透彻的。

在速度优化这块，它提到像流水线设计、关键路径优化这些老套路，嗯，虽然不新鲜，但干货满满，尤其是香农扩展运算那段，不少人平时不太注意，能不少瓶颈问题。

面积优化呢，串行化+模块复用这对组合拳还挺实用。比如你搞MAC的时候，换成串行逻辑直接就能省下一堆逻辑块。啦，速度会下来点，所以得看你项目需求咯。

比较贴心的是，它还提到了同步设计的注意事项，像时钟树布局、触发器安排这种细节，平时容易被忽略，踩坑的应该不在少数。

HDL 代码写得好不好，不是看你语法多高级，而是生成的电路跑得稳不稳、占不占地方。这篇文档就把这思路讲清楚了，蛮适合想提升设计能力的你。

如果你刚好在调试速度瓶颈，或者在纠结串行和并行的取舍，建议你点进去看看，顺便把下面这些相关资料也一起带走：

• 串行流水线两级流水线五级流水线 cpu
• 流水线技术 FPGA
• 流水线的 FPGA 低功耗设计
• 流水线 CPUVerilog 设计
• 流水线 CPU 的 FPGA 实现
• 串行化和反串行化
• 流水线 code

一句，写HDL不是比拼谁写得像 C，别忘了你是在造电路，不是在写脚本。