自己动手写CPU多周期Verilog实现

自己动手写 CPU_new 的项目，核心就是用Verilog一步步把个 CPU 堆起来。架构清晰，注释也挺详细，适合想自己折腾一遍 CPU 实现的同学。

用的是多周期设计，整个流程从指令获取到执行，跑得还挺顺溜。你如果对组成原理、时序逻辑不陌生，上手不难。配套的代码结构也比较清爽，基本照着文件名就能看出是干啥的。

写 CPU 嘛，除了搞懂状态转移，控制单元和ALU的联动也得捋清楚。代码里对这些模块的封装还不错，挺适合当个框架来改。哦对了，如果你想找点参考，像《verilog 语言多周期 cpu》、《使用 Verilog 设计 CPU》这些文章也值得一看，和这个项目挺互补。

不过注意，写 Verilog 调试会比较磨人，建议你搭个测试平台，比如用ModelSim或者iverilog，不然光靠肉眼看波形图太折磨。

如果你刚学完组成原理，想用实战来加深理解，那这个项目还挺合适的。直接上手，不用从零搭，省了不少功夫。