FPGA Verilog实现AES的线性分析小组计划

FPGA-verilog-AES 是一个小组项目，专注于 移动云安全。项目成员包括 王西子、杨帆、汪洋一舟、孙徐涛、刘奕。各模块功能介绍如下：AES_mul.v 实现有限域乘法，AES_NY.v 实现有限域求逆元，AES_plus.v 实现有限域加法（有限域加法和乘法运算方法大致相同，除法即乘以逆元），linear.v 为 AES 算法线性分析并输出偏差最大方程，tb_AES.v 为求逆元模块的测试，tb_AES_mul.v 为乘法模块的测试。测试方法简介：在 ModelSim 中运行，首先新建工程并导入上述模块，编译成功后开始仿真，选择需要仿真的测试模块即可。