存储器BIST的优化设计方案

在SOC（系统级芯片）设计中，集成的嵌入式存储器内核的测试是一个复杂的问题，因为需要考虑到峰值电流、IR降（电压降）、组大小等多个约束条件。存储器BIST（Built-In Self-Test，内建自测试）的优化设计就是在这诸多因素之间进行权衡，以实现对存储器内核测试的优化。BIST控制器的优化设计不仅要考虑测试时间，还要考虑测试过程中的区域占用、布线长度以及测试所消耗的资源等因素。在这个优化设计的过程中，需要对不同的测试策略进行评估，以确保在测试的同时不会影响到芯片的正常运行。BIST架构模型展示了一个SOC中嵌入式存储器的测试过程。通常，存储器实例会被分成若干个测试组，每个测试组由一个BIST控制器进行控制。例如，模型中提到了四个存储器实例(i1至i4)被分为两个组，第一组由BIST控制器c1控制，包括i1和i3两个实例，第二组由BIST控制器c2控制，包括i2和i4两个实例。每个实例都被一个控制器所控制，每个组内同时进行测试。每个组的测试时间由该组中最深的存储器实例决定，即测试组1的时间为1024个周期，测试组2的时间为128个周期。假定一次只测试一个组，因此总测试时间是每个组测试时间的总和。图1展示的模型显示了四个内存实例，它们在不同的存储器组中由不同的BIST控制器进行控制。每个BIST控制器负责控制一个组内的所有内存实例。在测试过程中，每个组内的所有内存实例并行测试，但一次只能激活一个组，这样可以减少峰值电流的使用。测试时间是组内最深存储器的深度，因此总测试时间是所有组测试时间的总和。测试过程中占用的区域大小是每个组的宽度和深度之和。值得注意的是，在测试的同时还需要考虑电源的分配问题，因为电源网格会为不同的组提供电流。由于一次只能有一个组进行测试，因此可以关闭其他组以节省能量。为了减少IR降，需要对电源网格进行优化设计。图1中的蓝色线条代表了内存实例到电源连接点的距离，这是评估IR降的重要参数之一。因此，优化设计中还需要考虑电源线之间的电阻。在实际操作中，BIST优化工具需要综合考虑诸多因素。例如，Memory BIST Optimization Tool由CMLi编写，基于GUC（德国不莱梅大学）的构思，它在设计时考虑了峰值电流、IR降、组大小等多个因素。此外，优化设计还需要考虑电源网格的设计，以确保在不超出最大电流的情况下，为不同组的内存实例提供稳定的电流。存储器测试工具的设计需要综合应用VLSI（Very Large Scale Integration，超大规模集成电路）设计自动化技术。VLSI设计自动化工具可以提高设计效率，帮助设计人员优化存储器测试架构，确保测试过程的可靠性和效率。同时，设计团队需要深入理解SOC内部架构及其与BIST控制器之间的关系，确保设计的存储器内核在实际使用中的性能和可靠性。优化设计的过程不仅需要对存储器内核的物理特性有所了解，还需要有电路设计和测试理论的深厚基础。这包括对电源网格的设计、峰值电流和IR降的计算、以及存储器测试架构的设计等等。通过这些设计原则和实践，可以确保SOC中的存储器内核以最小的资源消耗进行高效、可靠的测试。