芯片测试的术语及解释

在半导体行业中，芯片测试是确保产品质量的关键步骤。以下将详细解释芯片测试中的一些常用术语，主要包括CP、FT和WAT。

CP (Chip Probing)：CP是晶圆级测试，主要用于检测未封装的Die（晶圆上的单个芯片单元）的良率。在这个阶段，测试的目的是找出不良的Die，以减少不必要的封装和测试成本。CP测试通常包括基本的器件参数测量，如阈值电压(Vt)、导通电阻(Rdson)、源漏击穿电压(BVdss)、栅源漏电流(Igss)和漏源漏电流(Idss)。由于探针卡的限制，高电流测试等项目可能不在CP阶段进行。想了解更多关于半导体测试的入门知识，可以参考这本半导体测试概论，提供了全面的介绍。

FT (Final Test)：FT是最终测试，针对已经封装好的芯片进行，主要检查封装工艺的良率。FT测试着重于芯片的实际应用性能，可能会包括待机测试等。相比于CP，FT的测试条件更加严格，测试项目虽然较少，但都是确保芯片功能和性能的关键指标。FT还会进行质量认证(QA buy-off)，以确保产品符合标准。关于半导体芯片失效分析的更多信息，可以参考这份文档，对芯片的失效原因及应对措施有深入的探讨。

WAT (Wafer Acceptance Test)：WAT是对晶圆的接受测试，主要关注特定的测试图形(test key)，通过电参数来评估各工艺步骤的正常性和稳定性。WAT不同于CP和FT，它的测试项目是独立的，验证制造过程的准确性。对于更多关于WAT测试及其在半导体生产中的应用，可以查看相关资料。

CP与FT的关系：CP测试是在封装前进行的，目的是监控前道工艺良率，降低封装不良的成本。FT则在封装后进行，确保封装后的芯片满足应用需求。部分测试项在CP阶段完成，FT时可免测，以提高测试效率。然而，某些关键测试只能在FT阶段进行。CP的测试条件通常较为温和，而FT可能需要在更高的温度下进行，以模拟实际工作环境。对于记忆体芯片，CP测试尤为重要，因为它涉及Redundancy Analysis，即通过MRA计算修复地址，使用Laser Repair修复不良Die，以提高良率和可靠性。某些公司可能会跳过CP测试，直接进行FT，但这通常发生在FT和封装良率较高的情况下。想进一步了解芯片测试的具体过程，可以参考这本数字半导体测试基础。

WAT是晶圆级别的测试，可能包括结构或管芯测试，与CP和FT的电路测试不同。对于那些生产多个系列通用Die的公司，CP测试可以通过trimming来确定Die的具体应用，以节省光刻版费用。然而，直接封装而不进行WAT测试的风险较大，通常只有在WAT良率达到较高水平时才会考虑。通过严格把控CP、FT和WAT，制造商能够在降低成本的同时保证产品的可靠性和市场竞争力。如果想了解更多关于半导体制造与测试的相关信息，可以参考这里。