线性算子理论S.Banach

（3）外输入异步信号同步化当外面输入异步时钟或者异步信号的时钟，一律转换为使能时钟。此方法与前一张接关于边沿检测的讲述一样，此处不做累赘讲解。如果你对时序系统理论有更深入的兴趣，可以查看《fpga时序系统理论》这篇文章。

（4）系统同步信号最优化设计方案当FPGA刚上电的短暂时间内，所有逻辑块上电，多多少少需要一定的时间（尽管非常短暂）。在一般时序要求不高的项目中，似乎可以忽略不计。但对于是需要求非常严格的操作，这几十ns或者ms上电时，FPGA内部是相当不稳定的。因此，在同步异步信号的同时，先将整个系统工作延时一定时间，将会在一定程度上得到更稳定的运行结果。同时，处理后FPGA内部真正开始工作实在系统上电稳定后进行的，因此相应逻辑时序等，更稳定准确。以下是Bingo在实际项目中遇到的问题的解决方案。经过对系统进行100ms延时的处理后，本来容易出错的系统，在没出现过异常。具体verilog代码如下所示：

/***

* Module Name : synchronism_pll_delay_design.v

* Engineer : Crazy Bingo

* Target Device : EP2C8Q208C8

* Tool versions : Quartus II 11.0

* Create Date : 2011-6-25

* Revision : v1.0

* Description :

****/

module synchronism_pll_delay_design (

 input clk, //50MHz

 input rst_n, //global reset

 output sys_rst_n //system reset