2019 CSCO肾癌诊疗指南

在数字电子设计中，PLL（Phase-Locked Loop）是一个至关重要的组件，用于生成各种频率的时钟信号。根据不同的控制设置，PLL可以输出不同倍频的时钟信号。"0011"表示PLL输出为5倍频，"1101"为6.5倍频，"0100"为6倍频，而"0110"则输出8倍频。需要注意的是，PLL的输出频率绝对不能超过72MHz，这就好比在高速公路上行驶时不能超速，否则可能会导致系统不稳定甚至崩溃。

对于那些对时钟源选择和PLL设计感兴趣的人，可以参考一些详细的资料和示例代码。Xilinx PLL任意时钟输出程序详细介绍了如何利用PLL实现任意时钟输出，而使用时钟PLL的源同步系统时序分析.pdf则提供了有关源同步系统时序的深入分析。对于有兴趣深入研究的读者，100倍频PLL锁相环和基于PLL倍频电路的设计与实现提供了更多的技术细节和设计思路。

在选择PLL输入时钟源时，需要设置PLLSRC位，这就像选择合适的燃料驱动发动机一样关键。不同的时钟源有不同的特性和应用场景，例如HSI振荡器时钟经2分频后可以作为PLL输入时钟，而PREDIV1输出也可作为输入。要注意的是，必须在选择了新的时钟源后才能关闭原来的时钟源，否则可能会导致时钟系统的混乱，就像突然换道而不看后视镜一样危险。