操作系统习题与解析

"0011：PLL 5倍频输出

1101：PLL 6.5倍频输出

0100：PLL 6倍频输出

111x：保留

0101：PLL 7倍频输出

0110：PLL 8倍频输出

0111：PLL 9倍频输出

警告：PLL的输出频率绝对不能超过72MHz！

PLLXTPRE：PREDIV1分频因子的低位（LSB of division factor PREDIV1）位17由软件置‘1’或清‘0’来选择PREDIV1分频因子的低位。这一位与RCC_CFGR2寄存器的位(0)是同一位，因此修改RCC_CFGR2寄存器的位(0)同时会改变这一位。如果RCC_CFGR2寄存器的位[3:1]为‘000’，则该位控制PREDIV1对输入时钟进行2分频(PLLXPRE=1)，或不对输入时钟分频(PLLXPRE=0)。只能在关闭PLL时才能写入此位。

PLLSRC：PLL输入时钟源（PLL entry clock source）位16由软件置‘1’或清‘0’来选择PLL输入时钟源。只能在关闭PLL时才能写入此位。

0：HSI振荡器时钟经2分频后作为PLL输入时钟

1：PREDIV1输出作为PLL输入时钟。

注：当改变主PLL的输入时钟源时，必须在选定了新的时钟源后才能关闭原来的时钟源。

想了解更多关于PLL IP核分频和倍频的细节吗？或者你可能对频率分频倍频感兴趣。如果你是一位Xilinx用户，建议查看Xilinx PLL任意时钟输出程序。更深入的知识可以从倍频和分频预分频和后分频和分频时钟模块中获得。

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如果你有兴趣了解如何用FPGA实现高频时钟的分频和多路输出，可以查阅用FPGA实现高频时钟的分频和多路输出。关于使用时钟PLL的源同步系统时序分析.pdf和100倍频PLL锁相环的资料也非常有用。想了解基于Verilog的倍频器设计？请看基于pll verilog写的倍频器和基于PLL倍频电路的设计与实现。当然，VHDL时钟倍频的设计也不能错过。

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关于系统时钟源的选择及高性能PLL的发展趋势，可以参考系统时钟源的比较选择及高性能PLL的发展趋势和二分频时钟。"