Vivado下FPGA开发板PLL实验探究

基于Xinlinx黑金AX7A035t FPGA开发板进行的PLL实验旨在产生4个不同时钟频率或相位的输出，通过在Vivado中进行仿真验证结果，最终生成比特流文件并下载到开发板上。实验的目的是实现对时钟信号的精确控制，为后续数字电路设计提供可靠的时钟源。在实验过程中，利用示波器对生成的时钟信号进行频率测量，以确保其满足设计要求。该实验不仅有助于理解PLL的工作原理，还为FPGA在数字电路设计中的应用提供了实践经验。