Vertibi译码器的设计与实践

实验旨在深入研究Vertibi译码器的实现，通过掌握大型逻辑电路设计方法、系统化、模块化的电路功能设计方法以及电路结构和行为描述语言，实现对卷积编码的理解和应用。卷积码作为一种差错控制编码，其输出数据与输入数据通过二进制多项式滑动相关，使用(?, ?)表示，其中，?为输出码字长度，?为输入比特长度，?为约束长度，也称为记忆深度，? = ?/?。在实验中，我们关注1位输入、2位输出、3位约束的卷积编码移位寄存器示意图，同时进行逻辑电路的功能级验证与系统级验证，以及测试程序的编写。实验过程中，需注意代码规范性要求，从而提高对Vertibi译码器的深度理解。