利用FPGA实现异步FIFO存储器
本设计使用16*8 RAM实现了一个异步FIFO存储器，具有异步复位、写入和读出等功能。当写使能有效时，在写时钟上升沿时将数据写入到FIFO中，当读使能有效时，在读时钟上升沿时从FIFO中读出数据，满信号和空信号可用于FIFO的状态判断。此设计可用Quartus II工具进行逻辑仿真和时序仿真。
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