关于Verilog的一堆资料

关于Verilog的一堆资料的基础知识第一节的基础语言知识综述硬件描述语言是硬件设计人员和电子设计自动化工具之间的界面其主要目的是用来编写设计文件建立电子系统行为级的仿真模型即利用计算机的巨大能力对用或建模的复杂数字逻辑进行仿真然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表根据网表和某种工艺的器件自动生成具体电路然后生成该工艺条件下这种具体电路的延时模型仿真验证无误后用于制造芯片或写入和器件中在技术领域中把用语言建立的数字模型称为软核把用建模和综合后生成的网表称为固核对这些模块的重复利用缩短了开发时间提高了产品开发率提高了设计效率随着平台上的工具的发展平台上的和仿真综合性能已相当优越这就为大规模普及这种新技术铺平了道路目前国内只有少数重点设计单位和高校有一些工作站平台上的工具而且大多数只是做一些线路图和版图级的仿真与设计只有个别单位展开了利用和模型包括可综合和不可综合的进行复杂的数字逻辑系统的设计随着电子系统向集成化大规模高速度的方向发展语言将成为电子系统硬件设计人员必须掌握的语言传统的用原理图设计电路的方法已逐渐消失取而代之语言正被人们广泛接受出现这种情况有以下几点原因电路设计将继续保持向大规模和高复杂度发展的趋势! 年代"设计的规模将达到百万门的数量级作为科学技术大幅度提高的产物"芯片的集成度和设计的复杂度都大大增加芯片的集成密度已达到一百万个晶体管以上为使如此复杂的芯片变得易于人脑的理解用