可编程逻辑器件应用设计技巧百问.pdf

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本文件为电子工程专辑网站编辑部原创，电子工程专辑享有本文章完全著作权，如需转载该文章，必须经过电子工程专辑网站编辑部同意。联系电子工程专辑网站编辑部，请发信至eetcol@globalsources.com编者注：本文件为电子工程专辑网站编辑部原创，电子工程专辑享有本文章完全著作权，如需转载该文章，必须经过电子工程专辑网站编辑部同意。联系电子工程专辑网站编辑部，请发信至eetcol@globalsources.com可编程逻辑器件应用设计技巧百问1．么是.scf？答：SCF文件是MAXPLUSII的仿真文件,可以在MP2中新建.2．用Altera_Cpld作了一个186（主CPU）控制sdram的控制接口,发现问题：要使得sdram读写正确,必须把186(主CPU)的clk送给sdram,而不能把clk经cpld的延时送给sdram.两者相差仅仅4ns.而时序通过逻辑分析仪测试没有问题.此程序在xilinx器件上没有问题.这是怎么回事？答：建议将所有控制和时钟信号都从PLD输出,因为SDRAM对时钟偏移(clockskew)很敏感,而Altera的器件PLL允许对时钟频率和相位都进行完全控制.因此,对于所有使用SDRAM的设计,Altera的器件PLL必须生成SDRAM时钟信号.要利用SDRAM作为数据或程序存储地址来完成设计,是采用MegaWizard还是Plug-InManager来将一个PLL在采用QuartusII软件的设计中的顶层示例？可以选择创建一个新的megafuntion变量,然后在Plug-Inmanager中创建ALTCLKLOCK(I/P菜单)变量.可以将PLL设置成多个,或是将输入划分开来,以适应设计需求.一旦软件生成PLL,将其在设计中示例,并使用PLL的“Clock”输出以驱动CPU时